Verilog HDLとISEでPapilioを動かす

自分用のメモ的なもの。


ISEでのsimulation方法の参考
http://www.darwin.esys.tsukuba.ac.jp/home/ohyou/tool#TOC--3

DCMの使い方（公式）
http://papilio.cc/index.php?n=Papilio.DigitalClockManager

DCMの使い方（日本語）
http://research.kek.jp/people/uchida/educations/seminar/OpenIt_FTC_ISE14_3_6.pdf

ピン配置の設定
http://marsee101.blog19.fc2.com/blog-entry-1107.html

Papilioのピンアサイン
https://github.com/thelonious/papilio_pins

クロックの生成はDCMにて行う。外部から与えられる32MHzの分数倍のクロックが生成できる。とりあえず256MHzを生成してみた。

ピン配置は、I/O Pin Planning(Plan Ahead) Pre synthesis で変更。I/O Portsペインに出てくるピンを、Packageペインの対応するピンにドラッグアンドドロップ。I/O　Standardを、LVCMOS33に変更。

言語は、少しやったことのあるverilogを使います。色々なページをつまみ食いして勉強。
基本は、alwaysのブロックでクロックに同期させて動かせばいいのかな。

なんとか動かせそうです。